FB_SimDelayedLatch
Verzögertes Latch
Der Ausgang 'Q' wird gegenüber dem Eingang 'bIn' um eine bestimmte Zeit 'tDelay' verzögert. Weiterhin wird ein Ausgangs 'TRUE'-Pegel für eine Zeit 'tLatch' gehalten.
VAR_INPUT
VAR_INPUT
bEnable : BOOL; (* Activates the Latch *)
bIn : BOOL; (* Input signal *)
tDelay : TIME; (* Delay of the output signal *)
tLatch : TIME; (* Latch time of the delayed output signal
*)END_VAR
bEnable: Aktiviert den Baustein
bIn: Eingangssignal
tDelay: Verzögerung des Ausgangssignals
tLatch: Haltezeit des TRUE Ausgangspegels
VAR_OUTPUT
VAR_OUTPUT
Q : BOOL; (* Output signal *)
END_VAR
Q: Ausgangssignal
Voraussetzungen
Entwicklungsumgebung | Zielsystem | Einzubindende SPS-Bibliotheken |
|---|---|---|
TwinCAT v2.9.0 Build > 1020 | PC (i386) | TcSimManager.Lib (Standard.Lib; TcBase.Lib; TcSystem.Lib are included automatically) |